Fine-Grain Pipelining

雖然Fine-Grain的確可以提升clock speed但是實作上有困難,因為乘法器不是自己設計的,所以切割上要花的力氣比較多。

Pipelining and Parallel Processing

QuartusII

由於QuartusII (MAX+PlusII) 的simulator只能接受自己所編輯的waveform作為觸發輸入(test pattern)，而不能接受一般HDL所撰寫的test-bench，所以筆者通常不用QuartusII的simulator來做模擬，而用ModelSim或Verilog-XL。此外，QuartusII的合成器對於一些HDL的語法也不支援，所以建議用Synopsys Design-Analyzer合成完所產生的gate_level.v或是.edf (netlist file)，作為QuartusII的輸入，只由QuartusII執行 "FPGA佈局 -->Netlist download to CPLD / FPGA" 這部份的工作就好。
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